ADVANCED NODE · DTCO · 2025–2026

DTCO 最新进展：从 GAA、背面供电到 CFET 与 CMOS 2.0

先进工艺的竞争，正在从“缩小尺寸”转向器件、标准单元、互连、供电、EDA 与系统架构的联合优化。

DTCO先进工艺GAA / CFET2025–2026 进展
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DEVICE

GAA → Forksheet → CFET

以器件架构、接触和通道材料继续提升密度与性能。

POWER & ROUTING

背面供电与双面互连

将电源移至背面，为正面信号布线释放资源并降低 IR drop。

SYSTEM

3D 集成与 CMOS 2.0

DTCO 向 STCO/XTCO 延伸，按功能拆分、堆叠和协同优化。

DTCO（Design-Technology Co-Optimization，设计—工艺协同优化）是在工艺定义早期就把器件、标准单元、SRAM、互连和 EDA 实现结果放进同一个迭代环。目标不再是单独追求晶体管指标，而是寻找能够在真实设计上兑现的功耗、性能、面积与成本（PPAC）最优点。

为什么先进节点越来越依赖 DTCO？

在成熟节点，缩小 gate length、CPP 与金属间距就能带来较直观的密度收益；进入 GAA 与亚 2nm 时代后，局部互连电阻、电源压降、pin access、标准单元可布性、自热、工艺复杂度和良率会彼此耦合。某个器件参数即使在 TCAD 中更优，也可能因为布线拥塞或接触电阻而无法在 block PPA 上兑现。

把技术潜力变成真实 PPA

以标准单元、SRAM、ring oscillator 和代表性 block 验证工艺参数，而不是只看单器件。

提前发现跨层瓶颈

在工艺冻结前暴露供电、布线、热、可靠性和设计规则冲突，减少后期反复。

2025–2026 年值得关注的最新方向

  1. GAA
    GAA 进入主流，优化重心转向标准单元与供电
    公开资料显示，约 2nm 级节点正从早期导入走向更广泛的高性能移动、服务器与 CPU 设计。nanosheet 宽度成为性能、功耗与面积的新旋钮，但必须与 cell height、接触、pin access 和 EDA flow 一起优化。
  2. 2025
    Outer-wall forksheet 作为 GAA 与 CFET 的过渡路线
    imec 在 VLSI 2025 披露 outer-wall forksheet 模拟结果，目标是在相对可制造的路径上改善栅控、应力与 n/p 间距，并把 nanosheet 时代延伸到更激进节点。
  3. 2025
    背面供电从 always-on 扩展到 switched-domain
    imec 针对 2nm 移动处理器的 DTCO 研究显示，背面供电在电源门控设计中可显著降低 IR drop，并因减少 power switch 数量带来 22% 的 block area 缩减。
  4. 2025
    CMOS 2.0 所需的超密互连持续推进
    imec 报告 250nm pitch 的 wafer-to-wafer hybrid bonding 可行性，以及 120nm pitch、20nm 底部直径的背面 through-dielectric vias，为逻辑/存储功能层堆叠和双面连接铺路。
  5. 2026
    CFET DTCO 开始覆盖连续多个节点
    imec 的 mCFET DTCO 面向 A7、A5、A3 研究性能增强项；A3 需要 n/p 混合通道取向，并已展示嵌入式中间介质隔离这一关键集成模块。
  6. 2025–26
    AI 驱动的 EDA 与 DTCO 融合
    Foundry 与 EDA 厂商正以认证流程、foundation IP、AI 搜索和 agent-ready flow 缩短 PPA 探索周期，使跨工艺参数与设计参数的搜索更自动化。

DTCO 的主要价值

  • 延续密度缩放：通过 cell architecture、diffusion break、轨高、pin access 和新器件堆叠获得系统级面积收益。
  • 改善性能与能效：共同降低 Reff、Ceff、互连 RC 与 IR drop，避免单点优化被其他层抵消。
  • 提高可实现性：把 place-and-route、DRC、拥塞与 signoff 反馈前置到工艺探索阶段。
  • 降低研发风险与成本：减少无效工艺分支、设计返工和流片风险，同时更早建立 PDK/IP/EDA 生态。
  • 连接 DTCO 与 STCO：在 3D-IC、chiplet 与 CMOS 2.0 中，把工艺选择提升到功能层和系统架构层面。

目前常见的 DTCO 策略

01

器件—电路协同

扫描 gate length、nanosheet 宽度/数量、spacer、contact、应力和阈值组合，并用 inverter、ring oscillator、关键路径验证。

02

标准单元架构优化

联合选择 cell height、CPP、M0/M1 pitch、diffusion break、power rail、pin 位置和多高度单元。

03

互连与背面供电

对比 frontside PDN、BPR、nanoTSV、direct backside contact，综合评估 IR drop、布线拥塞、面积、热与工艺复杂度。

04

存储器 DTCO

针对 SRAM bitcell、外围电路、稳定性和写读裕量做独立优化；亚 2nm 还要评估新型嵌入式存储与 3D 存储分层。

05

代表性 block 实现

以 CPU/GPU kernel、移动计算 block、AI datapath 等真实 workload 做 synthesis、P&R、power integrity 与 signoff。

06

AI/ML 多目标搜索

用代理模型、贝叶斯优化或强化学习搜索大规模离散/连续参数空间，并保留 Pareto front，而非只追单一最优值。

07

3D 与 STCO 联动

共同探索 die partition、tier technology、hybrid bonding pitch、backside I/O、内存层级、热路径和封装供电。

08

面向制造与良率的约束

把 overlay、变异性、可靠性、工艺步骤数和设计规则复杂度纳入目标，避免得到无法量产的理论最优点。

如何组织一个可执行的 DTCO 项目？

阶段核心产物关键评价
目标定义应用场景、PPA/PPAC 权重、约束是否对应真实产品需求
技术参数化TCAD/compact model、RC、design rules模型覆盖与相关性
设计载体标准单元、SRAM、宏与代表性 block可布性与功能完整性
自动探索批量实验、AI 搜索、Pareto frontPPA、热、可靠性、成本
验证收敛signoff correlation、硅验证、规则冻结预测误差与制造窗口

接下来 DTCO 会走向哪里？

近期主线是让 GAA、backside power 和更低轨高标准单元稳定落地；中期是 forksheet/CFET、直接背面接触与更密的 hybrid bonding；更长期则是 2D channel、逻辑/存储多层堆叠和 CMOS 2.0。方法论上，DTCO 将继续向 STCO、XTCO 扩展，并由 AI 驱动的多目标探索和统一多物理场分析支撑。

参考资料

  • imec：A path to high-density front- and backside wafer connectivity（2025-08-19）
  • https://www.imec-int.com/en/articles/path-high-density-front-and-backside-wafer-connectivity
  • imec：Outer wall forksheet to bridge nanosheet and CFET（VLSI 2025）
  • https://www.imec-int.com/en/articles/outer-wall-forksheet-bridge-nanosheet-and-cfet-device-architectures-logic-technology
  • imec：Performance boosters to scale monolithic CFET across multiple logic technology nodes（2026）
  • https://www.imec-int.com/en/articles/performance-boosters-scale-monolithic-cfet-across-multiple-logic-technology-nodes
  • Synopsys：Design Technology Co-Optimization Solutions
  • https://www.synopsys.com/manufacturing/tcad/dtco.html
  • Synopsys / Samsung Foundry：AI-driven DTCO on SF2/SF2P（2025-06-16）
  • https://investor.synopsys.com/news/news-details/2025/Synopsys-Accelerates-AI-and-Multi-Die-Design-Innovation-on-Advanced-Samsung-Foundry-Processes/default.aspx
  • Cadence / Samsung Foundry：AI-driven advanced-node and 3D-IC flows（2025-06-16）
  • https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2025/cadence-accelerates-soc-3d-ic-and-chiplet-design-for-ai-data.html
  • JSAP 2025：DTCO for spacer design in GAA nanosheet FETs
  • https://pub.confit.atlas.jp/en/event/jsap2025s/presentation/17a-K101-11